XC2S50E-6TQ144C フィールドプログラム可能なゲートアレイ (FPGA) IC 102 32768 1728 144-LQFP
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仕様 XC2S50E-6TQ144C
タイプ | 記述 |
カテゴリー | 集積回路 (IC) |
埋め込み | |
FPGA (フィールドプログラム可能なゲートアレイ) | |
Mfr | AMD |
シリーズ | スパルタン®-IIE |
パッケージ | トレー |
LAB/CLBの数 | 384 |
論理要素/セルの数 | 1728 |
RAM ビットの総数 | 32768 |
I/O の数 | 102 |
門 の 数 | 50000 |
電圧 - 供給 | 1.71V ~ 1.89V |
マウントタイプ | 表面マウント |
動作温度 | 0°C ~ 85°C (TJ) |
パッケージ/ケース | 144-LQFP |
供給者のデバイスパッケージ | "144-TQFP (20x20) "という |
基本製品番号 | XC2S50E |
特徴XC2S50E-6TQ144C
• 医療機関2代目のASIC交換技術
-15552個のロジックセルまで600システムゲート
-Virtex をベースとした簡素化された機能®
- E FPGA建築-システム内制限なし再プログラム可能性
-非常に低コスト-費用対効果の高い0.15ミクロン技術
• 医療機関システムレベルの特徴
-SelectRAMTM階層メモリ:
■16ビット/LUT 分散 RAM
■コンフィギュレブル4Kビット 真のデュアルポートブロック RAM
■外部のRAMへの高速インターフェース
-完全3.3VPCI対応で,66MHzで64ビットに対応し,CardBus に適合する
-低出力セグメンテッドルーティングアーキテクチャ
-高速算数のための専用運搬論理
-効率的な増倍率支援
-幅のキャスケードチェーン
- 入力機能
-充実したレジスタ/ロック,有効,セット,リセット
-高度なクロック制御のための4つの専用DLL
■時計配分遅延を削除
■増やし,割る,または相変化-4つの主要な低い
- 偏ったグローバル時計配分網
-IEEE 1149.1 に対応する境界スキャン論理
• 医療機関汎用的なI/Oとパッケージング
-Pb のないパッケージオプション
-低い
- すべての密度で利用可能なコストパッケージ
-家族の足跡共通包装で
-19 高性能インターフェース規格■LVTTL, LVCMOS, HSTL, SSTL, AGP, CTT, GTL■LVDSとLVPECLの差分I/O
-最大205のインプット可能な差異I/Oペア出力,または両方向
-ホットスワップ I/O (CompactPCI対応)
• 医療機関1.8Vで電源を供給する論理コアと1.5Vで電源を供給するI/O2.5Vまたは3.3V
• 医療機関強力なXilinxによって完全にサポートされています®ISE®開発システム
-完全に自動的なマッピング,配置,ルーティング
-設計入力と検証ツールと統合
-DSP 機能を含む広範囲の IP ライブラリとソフトプロセッサ
スパルタンIIEファミリーとスパルタンIIの比較家族
• 医療機関より高い密度とより多くのI/O
• 医療機関より高い性能
• 医療機関費用対効果の高いパッケージで ユニークなピノート
• 医療機関差異信号-LVDS,バス LVDS,LVPECL
• VCCINT=1.8V- 低電力-外部電阻の5Vの容量-3V 容量直線
• 医療機関PCI,LVTTL,およびLVCMOS2入力バッファを電源とするVCCOVの代わりにCCINT
• 医療機関単一の大きなビットストリーム
環境と輸出分類XC2S50E-6TQ144C
属性 | 記述 |
RoHS 状態 | RoHS に合致しない |
湿度感度レベル (MSL) | 3 (168 時間) |
REACH ステータス | REACH 影響を受けない |
ECCN | EAR99 |
HTSUS | 8542.39.0001 |