LAE5UM-25F-7BG381E LA-ECP5 フィールドプログラム可能なゲートアレイ (FPGA) IC 197 1032192 24000 381-FBGA

HCPL-2611-020E ロジック出力オプチオイソレーター 10MBd ショットキークランプ 5000Vrms 15kV/μs

特徴LAE5UM-25F-7BG381E

* システム統合を高めるためのより高い論理密度
12K から 44K LUT
• * 197〜203 ユーザプログラム可能なI/O
* SERDES が埋め込まれている
・ * 270 Mb/s,最大 3.2 Gb/s,SERDES インターフェース (ECP5UM オートモーティブ)
RDR (1.62 Gb/s) と HDR (2.7 Gb/s) で eDP をサポートします.
デバイスごとに最大4チャネル:PCI エクスプレス,イーサネット (1GbE,XAUI,SGMII),CPRI
* sysDSPTM
完全カスケード式スライスアーキテクチャ
● * 効率の高い増殖と蓄積のために 12 から 160 スライス
● * 強力な 54 ビット ALU 操作
 * タイム・ディビジョン マック・共有
• * 丸め込みと切断
・ * 各スライスに
• * 36 x 36 の半分, 18 x 18 の半分,または 9 x 9 の 4 つの倍数
• * 先進的な 18 x 36 MAC と 18 x 18 マルチプリプリ・アキュミュレート (MMAC) 操作
* 柔軟なメモリリソース
 * 最大 1,944 Mb の sysMEMTM 組み込みブロック RAM (EBR)
• * 194K から 351K ビット 分散 RAM
* sysCLOCK アナログ PLL と DLL
LAE5〜45で4つのDLLと4つのPLL; LAE5〜25で2つのDLLと2つのPLL
* 前もって設計された源同期I/O
* I/O セルに DDR レジスタ
 * 専用の読み書きレベル化機能
・ * 専用ギアリング論理
シンクロン標準のサポート
● ADC/DAC, 7:1 LVDS, XGMII 試験終了後
 * 高速ADC/DAC装置
DQS ロジックで専用 DDR2/DDR3 と LPDDR2/LPDDR3 メモリサポート,最大 800 Mb/s データレート
* プログラム可能な sysI/OTM バッファ 幅広くサポート
インターフェースの範囲
• * チップ上の終了
LVTTL と LVCMOS 33/ 25/18/15/12
 * SSTL 18/15 I,II
• * HSUL12
・ * LVDS,バス-LVDS,LVPECL,RSDS,MLVDS
■ * subLVDS と SLVS,MIPI D-PHY 入力インターフェース
* 柔軟なデバイス構成
 * 構成のI/Oのための共有バンク
• * SPI ブート フラッシュ インターフェース
・ * 双重ブート画像がサポートされています.
・ * スレーブSPI
 * シンプルなフィールド更新のために TransFRTM I/O
* 単一のイベント障害 (SEU) の緩和支援
軟式エラー検出 組み込みハードマクロ
操作を停止することなく
システムエラー処理をデバッグするためにSEUイベントをエミュレートします.
* システムレベルのサポート
 * IEEE 1149.1 および IEEE 1532 に準拠する
論理解析器を明らかにする
初期化および一般使用のためのオンチップオシレーター
■ * 1.1 V のコア電源

詳細についてLAE5UM-25F-7BG381E

ECP5 Automotive ファミリーのFPGAデバイスは,
高速SERDESと高速ソース同期インターフェースを
経済的なFPGA布

環境と輸出分類LAE5UM-25F-7BG381E